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[FPGA] CycloneIV控制DDR2的最大时钟频率是多少？

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 楼主| herozoujie 发表于 2016-1-25 20:59 | 显示全部楼层 |阅读模式
cycloneIV, DDR, 控制, 时钟频率, AN
用的FPGA是CycloneIV,速度等级-6，手册上只写了最大时钟频率是200Mhz,DDR2的控制引脚分配在bank3和bank4。实际应用的时候这个时钟能跑到多快呀？
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汉水之子 发表于 2016-1-26 09:46 | 显示全部楼层
可以在手册中DDR相关部分找到具体要求的
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 楼主| herozoujie 发表于 2016-1-26 18:27 | 显示全部楼层
我没找到呀！！！
我在altera的论坛上也问过，回复是不能超过200Mhz！
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 楼主| herozoujie 发表于 2016-1-26 18:27 | 显示全部楼层
网上有说166Mhz是最大
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 楼主| herozoujie 发表于 2016-2-19 16:39 | 显示全部楼层
我来回复下自己吧：-6等级，top,bottom bank可以到200Mhz, left, right bank 到167Mhz.
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