关于STM32F103VC总线时序的特殊需求

发表于 2010-1-26 11:41

8位FSMC复用模式的写时序如图FSMC.JPG中所示，nwe的下降沿在地址锁存期间发生。

而在外设的写时序中，要求nwe的下降沿在数据已经建立起来之后发生，因为外设在nwe的

下降采集数据，上升沿将采集到的数据写入内部存储空间，所以，用FSMC来驱动时，下降沿

采集到的是地址，上升沿就将该地址写入了存储空间了。现在是否有什么办法解决这个不匹配

的问题，比如是否有办法将nwe下降沿延迟等？

发表于 2010-1-26 11:51

不对呀，看你的第2张时序图，也是在NWR的上升沿才采样数据呀。

你再看看外设手册上的说明。

发表于 2010-1-26 22:59

先感谢香水城的关注，外设的时序要求是t(dv-wl)最小为10ns，t(dv-wl)即为data valid to write low,即必须先数据有效，然后写信号才允许拉低，我猜是wr下降沿采样数据，上升沿才真正写入数据，而根据上图进行实际操作，就会将地址写入，因为在wr的下降沿总线上还是地址信息，不知是否正确，还请各位再分析分析

发表于 2010-1-27 08:47

把你的外设的手册发上来看看。

发表于 2010-1-27 10:59

附件是外设的资料，烦请香水城帮忙分析一下

发表于 2010-1-27 11:29

这个时序确实很奇怪，参考图6和图7，非复用模式下都是使用的上升沿，复用模式下也应该是上升沿采样才对呀。我再看看吧，目前搞不清楚。

另外，这个手册是2003年的，你看看是不是有新的手册和产品？

发表于 2010-1-27 13:28

尽管版本比较老，但该型号及版本是该产品目前使用最多的一款了，目前好像是没有更新的版本及资料了

发表于 2010-1-28 16:11

相当奇怪的时序

发表于 2010-1-28 21:55

是的，这个时序是有点奇怪，但使用51单片机却很容易驱动起来，现在不知能否通过配置STM32的写时序来适应这个奇怪的时序

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