自己编写的模块，EOC是输入引脚，但读不出来

登录 · 发表于 2016-7-15 11:15

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EOC是wire型变量，但是检测不到EOC=0的情况，为什么啊，求助

发表于 2016-7-15 11:23

用Verilog编写的，
当检测到EOC=0的时候，状态变量变成5，但是现在状态变量一直是4，怎么回事啊？？

发表于 2016-7-29 11:23

玄德发表于 2016-7-15 16:25
状态机。
说明EOC一直是高，所以检测不到。
另外，如何知道状态是4？比较怀疑。

EOC有低电平的时候，用示波器可以观测到。但是自己编写的模块检测不到。我用示波器观测引脚，就是卡在状态4了

自己编写的模块，EOC是输入引脚，但读不出来

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