用Python开发CPLD

发表于 2016-12-6 22:32

不知道有没有人想到用python 来整合CPLD? 我写了个pycpld里面用python来自动配置verlog在altera的CPLD，quatus II 上，希望和有兴趣的朋友交流一下，代码在github 项目名称 pycpld

发表于 2016-12-7 13:46

支持一个！python只是学了皮毛，主要用在Linux下进行一些资料处理（ASIC设计）！可以跟你一起探讨学习！

发表于 2016-12-7 15:48

python会一点，不知道能不能开发CPLD,是不是以后都不用学verilog了

发表于 2016-12-8 08:38

zhaoliang721 发表于 2016-12-7 15:48
python会一点，不知道能不能开发CPLD,是不是以后都不用学verilog了

python和Verilog是两种不同的语音范畴，python是一种脚本，可以根据自己的理解来生成verilog文件，但是前提是要对Verilog要了解。例如用matlab也能生成verilog一样。

发表于 2016-12-8 09:58

这个是不是相当于自己写了个编译器类似东西。把PY语言“转译”成VERILOG 然后再用FPGA的IDE去综合出电路

发表于 2016-12-9 23:45

courageheart 发表于 2016-12-7 13:46
支持一个！python只是学了皮毛，主要用在Linux下进行一些资料处理（ASIC设计）！可以跟你一起探讨学习！ ...

我的想法是这样，verilog还是要学的，但是写verilog的人要按照脚本可处理的方式写，然后python是用来做集成

发表于 2016-12-9 23:45

courageheart 发表于 2016-12-8 08:38
python和Verilog是两种不同的语音范畴，python是一种脚本，可以根据自己的理解来生成verilog文件，但是前 ...

类似，不过我的想法是更进一步，直接生成CPLD的配置好的工程

发表于 2016-12-9 23:57

这个是pycpld的实现思想：

1. 大家把自己开发的IP按照pycpld里面的规范定义好。
2. 用户可以通过python来自由配置IP的功能和引脚。
3. 用pycpld生成工程。
4. 测试和使用IP,发现IP问题，然后提供给设计者。

这样的话我们的IP得到了社区的验证，而python的工程师也可以很方便的用脚本来使用硬件的IP.

以下是pycpld的IP设计规范，请指正
hakehuang.iteye.com/blog/2344082

发表于 2016-12-15 16:23

用串行思维来处理并行语言, 资源占用会大幅提升, 当然如果只是以培训为目的, 还可以接受

[CPLD] 用Python开发CPLD

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