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[FPGA] ISE 综合后RTL无法访问

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 楼主| wangjunzunyi 发表于 2017-4-21 21:45 | 显示全部楼层 |阅读模式
RTL, se, 电路, create, ic
本人ISE新手，请教大神为何我ISE综合成功后，在打开RTL级电路后无法打开其底层的电路了，双击后就弹出一个create schematic process 对话框，其中状态一直是42%，程序功能仿真是正确的，哪位大神能帮小弟解答下，不胜感激
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zszscu30 发表于 2017-4-28 12:02 | 显示全部楼层
你如果想看寄存器级电路要translate之后好像才可以看到
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