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[Actel FPGA] smartdesign运用过程中未出现顶层模块的信号

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 楼主| 6019赵文 发表于 2010-5-14 11:36 | 显示全部楼层 |阅读模式
Design, SMART, 信号, 引脚, AD
各位 请教下
我在使用smartdesign设计adder的时候已经将顶层模块生成，与各个基层模块（adder—0，key—0）连接好了
可在引脚分配的居然只出现其中一个基层模块的输出输入信号引脚，未出现顶层模块的信号
这是怎么回事？

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3B1105 发表于 2010-5-14 22:08 | 显示全部楼层
是否把顶层文件设置为主文件？方法：在顶层文件上右击选择Set As Root~
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