关于ADC的项目中的疑惑

发表于 2017-8-24 15:31

手上项目噪声情况不好。现在把ADC前端的模拟部分全部断开， ADC的差分输入端在芯片引脚处就短接。VCM正常配置。现在采集的实际情况是38LSB左右波动，极端情况有5个LSB的差距。个人觉得差分两端短接了就没有压差，FPGA采集的数字应该为0，或者0左右接近恒定的值。不知道有没有高手碰到过类似情况，或者有好的寻找，解决系统噪声的方式。

发表于 2017-8-24 16:07

多少位的，电源噪声，基准噪声，等都是要考虑的

发表于 2017-8-24 16:35

14位的，嗯为了减少这方面的影响，电源是用锂电池飞线给LDO产生的模拟1.8V。 VREF是用的内部的，VCM引的VREF电压

发表于 2017-8-24 18:15

顶起

发表于 2017-8-24 20:30

把电路图贴出来看看

发表于 2017-8-25 12:41

以你的资历做到9位有效，正常。

发表于 2017-8-25 12:44

有效位12位以上的PCB布局，走线，地平面相当重要，当然器件电源也不可轻视。还有尽量用低频读取（降低转换速率，还要精密的信号驱动于ADC前端，消除取样电容效应）。

发表于 2017-8-26 17:13

基准的温漂特性和数字模拟回路的隔离都很重要

[经验知识] 关于ADC的项目中的疑惑

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