关于DDR2走线的问题

发表于 2010-11-25 09:24

DDR2在进行源端或终端电阻串行匹配后，如何保证走线时的长度匹配，
是不是需要使匹配电阻两端的走线之和等长即可？

发表于 2010-11-25 09:45

主要是想了解一下串行端接后，怎么样才称作长度匹配，具体匹配了什么

发表于 2010-11-25 10:35

对于差分线，等长就是阻抗匹配，为什么匹配呢？要是两根线不等长，他们差模阻抗就不能保证，对于整个差分线来说就会有反射，对于每根线来说，每根线阻抗不相等，而且从源端到负载端的话，两根线的时序就不一致，就是上升沿和下降沿不一致（一般不会夸张到高低电平的误判）。
对于高速信号线串联电阻，主要是阻抗匹配，也有一定的emi抑制作用。
差分线最主要的就是阻抗匹配，等长就是很重要的一点。

发表于 2010-11-25 11:09

3# lp1468 [

假设源端到串行端接电阻（源端匹配电阻）一侧走线距离为X1,串行端接电阻另一侧到终端走线距离为X2（设X2>>X1），那么在进行布线长度匹配时是要求X1+X2的距离等长，还是只考虑X2走线部分等长即可？

发表于 2010-11-25 11:30

只要阻抗匹配就可以，一般是总长，X1+X2相等。最好是每根线x1的距离都相等。

发表于 2010-11-25 12:57

对于差分线，等长就是阻抗匹配， ...
lp1468 发表于 2010-11-25 10:35

不是那么回事儿。

发表于 2010-11-25 13:18

普遍的认知是对DDR2走线进行等长布线，但在有端接的情况下，究竟等长谁，还望有经验的前辈能够提点一下，在此先谢过了。
感谢楼上几位的答复。

发表于 2010-11-25 13:37

是X1+X2等长。实现起来麻烦一点。各byte lane内部信号等长要严格些，byte lane之间可差得多些。
特征阻抗跟长度是没关系的。

发表于 2010-11-25 15:42

8楼说的对，组内等长要严格些；同时也要看cpu，如果cpu做的好，在距离短的情况下，可以不做等长处理；但我们做产品可能还是尽量等长；

发表于 2010-11-25 16:18

一般要等长，而且最好等距

发表于 2010-11-25 21:38

学习了

发表于 2010-11-25 22:24

等长当然包括匹配电阻两端的走线（XNET属性），等长是考虑时序的问题，与阻抗匹配是另一码事，

发表于 2010-11-25 23:36

前天听TW一LAYOUT的讲，阻抗匹配，与线的长度无关。个人觉得，DDR的走线，没有要长度的相等的说法。

发表于 2010-11-26 08:31

x1＋x2总长度等长。allegro里面可以设置xnet，如果用别的工具估计要自己算了。x1和x2分别等长，这样做也可以，但是很麻烦。

发表于 2010-11-26 13:02

也想知道阻抗匹配确实与长度无关，但DDR2布线是由等长决定呢还是阻抗匹配决定呢

发表于 2010-11-26 13:18

理论上传输线的长度与阻抗无关，所以首先确定决定传输线的阻抗的参数，再等长。PADS和ALLEGRO都很容易做到。

发表于 2010-11-26 13:24

理论上传输线的长度与阻抗无关，....
zzmwfs 发表于 2010-11-26 13:18

也不是那么回事儿。

建议系统地看一遍《微波和高频电路》之类的书，注意其中的Smith圆图，那是个实用且形象的玩意儿。

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