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请教verilog问题

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 楼主| flyicdsp 发表于 2011-1-21 15:24 | 显示全部楼层 |阅读模式
verilog, FPGA, PGA, ST, TE
verilog中的#2延时，initial赋初值是不是只在写testbench是有用，在针对某FPGA进行开发时是不是就没有用了，因为FPGA编译布线后不能实现上述功能？
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艹_艹_艹_艹 发表于 2011-1-21 19:03 | 显示全部楼层
you got it
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