请高手指教下！
module CPLD_9740(clk,key7,key3,output3,DA9);
input clk;
input[6:0] key7;
input[2:0] key3;
output[2:0] output3;
output[8:0] DA9;
wire[8:0] DA9;
reg[2:0] output3;
reg c_flag;
reg[1:0] HL_flag;
reg[8:0] DA9_reg;
always @(key3[1:0] or key7[6:0])
begin
case(key3[1:0])
3'b100:output3=3'b010;
3'b01:begin output3=3'b010;/*DA9=9'b111111111;c_flag=1;*/ end
3'b10:begin output3=3'b100;/*DA9=9'b011100110;c_flag=0;HL_flag=2;*/end
3'b11:begin output3=3'b001;/*c_flag=0;HL_flag=3;*/end
default: ;
endcase
case(key7[0])//注意这里有区别,这样编译w有9个warning,更改为case(key[6:0]),DA就不出想要的电压了，编译有18个warning
7'b0000000: DA9_reg=9'b101100100;
7'b0000001: DA9_reg=9'b101010001;
default:;
endcase
end
assign DA9=DA9_reg;
endmodule
case(key7[0])时，DA输出是正确的，更改为case(key7[6:0]),就不正确了，多谢了！ |
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楼主
