本帖最后由 lvroubaozi 于 2018-3-1 16:15 编辑
FPGA外部DDR4布线注意事项
对于DDR3的硬件设计大家已经很熟悉了。但是现在随着DDR4的发展与普及，在硬件设计上对我们又有了更高的要求，因为DDR4时钟频率已经到了1200MHz,因此如果还是按照DDR3的设计经验去设计DDR4，那么很有可能会造成DDR4不能用，或者频率上不去。下面我们以Intel FPGA为例看一下我们在设计DDR4 PCB时需要注意哪些事项。 | | | |
Ø 使VTT 去耦电容接近器件和上拉电阻 每一个VDDQ pin配一个0.1u和0.01u电容 | | Ø 对于内存条： - 所有信号，到达第一片的走线长度不超过4.5 英寸，片与片之间走线长度不超过0.425英寸
Ø 对于分立器件： - 地址线、控制线及时钟线到达第一个颗粒走线长度不超过7英寸
- 数据线到达第一个颗粒走线长度不超过5英寸
| | Ø 走线选择合适参考平面 Ø 信号层接近电源及地层 | | Ø 最好不要两个走线层挨在一起，走线层最好放在电源和地平面之间 Ø 数据线、地址线、控制线间隔3倍与最小回路 Ø 时钟线5倍与最小回路 | | Ø 最好走内层，外层走线不超过500mil Ø 查分走线，误差不超过2ps Ø 差分线间隔不小于2倍线宽 | | Ø 按照菊花链方式连接器件，不通信号之间误差不超过10ps，第一个器件到最后一个器件延迟不超过0.69 tCK. | | Ø 同一组内数据线延迟误差不超过10ps Ø 同一组内数据线走同一层 | | Ø 使用内存条时不需要考虑终端问题 Ø 使用分立器件时： - 每条菊花链布线连接到40欧姆的终端电阻，终端电阻上拉到VTT，电阻精度1%
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以上是常规需要注意的问题，除此以外还有以下3点需要注意 1、 由于FPGA内部不同引脚的走线长度是不一样的，因此在计算走线延迟时是需要将FPGA内部的延迟也计算在内的。 2、 由于各种PCB材质的参数不尽相同，因此，我们最好首先查到PCB的参数，在PCB的设计软件中输入相应的参数，验证我们的线宽设计及线长设计是否满足阻抗的需求。 3、 还有一点就是串扰问题，我们最好是通过软件对DDR4的每一条线进行串扰分析，看是否能够满足串扰的要求，因为DDR4的频率比较高，不同走线之间如果离得较近时很容易出现串扰问题。
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