FPGA实现串行码流解码问题

发表于 2011-7-21 22:58

本人用FPGA实现一个很长的移位寄存器（6000多位），采用的是ALTERA的IP核（shifttab），但是很费解——移位到末尾处却多出了1-3位，导致数据帧解码失败数据丢失。请各位大侠指点，谢谢。

发表于 2011-7-21 23:17

比较好奇这么长的移位寄存器是用来做什么的……:lol
时钟同步会比较费劲吧

发表于 2011-7-21 23:30

因为我一帧数据就这么长，时钟同步我也考虑过了。

发表于 2011-7-22 22:21

足足折腾我6天时间包括晚上加班，尝试了Shiftreg,shifttags,fifo各种方法，故障现象如题。今晚才发现了问题所在--DSP,可能定时给这模块复位了！超级郁闷，接手别人的项目真累啊…

发表于 2011-7-22 22:24

哇，头次听说这么长的移位操作

发表于 2011-7-23 08:18

串行码流的缓存，大家还有什么高招吗？

发表于 2011-8-25 22:20

楼主能不能把你这方面的设计给我看看呢，我目前也正好要用到这方面的东西，QQ：147884084，可以发邮件147884084@qq.com,谢谢。我只用到4路各1000多位，我对FPGA是新手，菜鸟，用小IC直接还可以做，就是不知道用FPGA怎么实现

发表于 2011-8-26 22:16

时钟同步考虑的，建议lz给个具体应用大家一起看看

发表于 2011-8-26 23:12

每个时钟周期移位一次，需要DSP参与吗？
DSP用于解码？

发表于 2011-9-6 14:45

费解每8bit可以存进ram

发表于 2011-10-20 13:19

推荐用ram哦