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[FPGA] quartus ii chip planner使用请教

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 楼主| hgdhgdhgd123 发表于 2018-5-17 09:44 | 显示全部楼层 |阅读模式
Chip, LAN, Quartus, AC, 触发
本帖最后由 hgdhgdhgd123 于 2018-5-17 09:53 编辑

最近学习使用chip panner时有一些疑问，各位论坛大神多多指教
我设计了一个异步复位的D触发器，综合的电路如下：

布局布线后使用chip planner查看芯片内部




D触发器的输入端应该是输入信号取反，可是图3红圈中的与门怎么解释怎么得到非门？还有SCLR不接应该是高电平还是低电平?

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