[matlab] logic delay 和 route delay占的比率问题

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 楼主| AutoESL 发表于 2011-8-22 09:15 | 显示全部楼层 |阅读模式
本帖最后由 AutoESL 于 2011-9-30 15:29 编辑

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    Total                                      5.970ns (2.554ns logic, 3.416ns route)
                                                       (42.8% logic, 57.2% route)

我的目标是达到5ns,logic delay 才2.554ns,为什么route delay会这么大呢?

一般是什么原因造成route delay占这么大的比例?
                
wahahaabc 发表于 2011-8-22 12:41 | 显示全部楼层
1# AutoESL
布局不好ROUTE DELAY就会很大

不过感觉AUTOESL兄弟的logic延迟也有点大也 已经超过40%了 修改MAP,布局布线的参数试一下 如果不行 修改设计最有效
dan_xb 发表于 2011-8-22 13:06 | 显示全部楼层
为什么一定要5nS?
如果是外部管脚的问题,修改管脚之间的相互delay
如果是内部的问题,插入clock周期
SuperX-man 发表于 2011-8-22 13:18 | 显示全部楼层
直接在约束里写一下
 楼主| AutoESL 发表于 2011-8-22 13:31 | 显示全部楼层
1# AutoESL  
布局不好ROUTE DELAY就会很大

不过感觉AUTOESL兄弟的logic延迟也有点大也 已经超过40%了 修改MAP,布局布线的参数试一下 如果不行 修改设计最有效 ...
wahahaabc 发表于 2011-8-22 12:41


40%就算很大了吗?
               
 楼主| AutoESL 发表于 2011-8-22 13:35 | 显示全部楼层
为什么一定要5nS?
如果是外部管脚的问题,修改管脚之间的相互delay
如果是内部的问题,插入clock周期
dan_xb 发表于 2011-8-22 13:06

应该是内部的问题。
5个加法器联起来了,以为ISE可以自动做balance(默认选项,不知道修改map选项能不能有帮助),看样子是没有做出来
手动修改之后就差不多能做到时序收敛了
               
SuperX-man 发表于 2011-8-22 14:44 | 显示全部楼层
balance只是将走线平均化,不特别约束的话,位置很随机的
hjjnet 发表于 2011-8-22 17:31 | 显示全部楼层
如果就一根线的话,superx-man推荐的好,约束一下就行。如果涉及到一个模块的,比较多的线都有这个问题,建议看一下P&R结果,是否需要做区域约束
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