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[verilog] FPGA上GTX光纤传输

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2015|3
 楼主| q7660552 发表于 2019-5-11 20:46 来自手机 | 显示全部楼层 |阅读模式
FPGA, 光纤传输, des, ck, ge
求教！本人按照网上操作在VC709开发版上用7系的GTX的ip核创建了2.5G的GTX通信的example design，然后回环测试和光纤的外部回环测试都通过，现在我按照网上做法，删除FRAME CHECK和GEN部分，想要自己发送自加一的数据，就是在时钟上升沿驱动下数据的累加送给txdata，但是接收到的数据不正确，仅有中间一部分能看出自加一这应该怎么调？
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nimahai
楼主你的问题解决了吗，我现在在学习fpga，也遇到了这个问题，求教，如果可以的话可以加我qq吗，439223067  发表于 2020-1-2 20:39

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zhangmangui 发表于 2019-5-12 23:39 | 显示全部楼层
自己封装还需要好好了解一下里面的信号   和基本原理
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ar_dong 发表于 2019-5-13 15:35 | 显示全部楼层
gtx需要做直流平衡，需要特殊编码，明码传输是不行的
你想想你发送端发了10000个1，接收端没法分辨你是发了10000个还是10001个，
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