版主帮帮忙：VHDL,verilog混合仿真碰到一个奇怪的现象

发表于 2011-11-16 10:01

FRAME_READ没有强制类型转换，
modelsim中显示frame_rd_end是st1.
原图中我是后强制它为binary
产生frame_rd_end信号的代码
wire frame_rd_end;
assign frame_rd_end = (v_cnt == V_FF_NUM - 1 && h_cnt_end && frame_mode == FULL_FRAME) || (v_cnt == V_HS_NUM-1 && h_cnt_end && frame_mode == HIGH_SPEED);
难道
if ( frame_rd_end )
如果frame_rd_end是st1就不执行了？

发表于 2011-11-16 22:34

FRAME_READ没有强制类型转换，
modelsim中显示frame_rd_end是st1.
原图中我是后强制它为binary
产生frame_rd_end信号的代码
wire frame_rd_end;
assign frame_rd_end = (v_cnt == V_FF_NUM - 1 && h_cnt_end && fr ...
edacsoft 发表于 2011-11-16 10:01

那也不应该啊。

发表于 2011-11-16 22:34

如果都是对的，那么那个图就应该跳转啊。

发表于 2011-11-17 17:09

猴哥
modelsim中显示st1是表示'1'吗？为什么显示不是'1'呢？

发表于 2011-11-17 23:00

猴哥
modelsim中显示st1是表示'1'吗？为什么显示不是'1'呢？
edacsoft 发表于 2011-11-17 17:09

ST1我记得就是ST1, 具体值看你如何设置的了。
如果是设001,就是001

发表于 2011-11-18 11:39

马上注册一个akfens，哈哈
GoldSunMonkey 发表于 2011-11-14 17:16

。。。。。。。。是啊无奈啊

发表于 2011-11-18 11:44

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