上拉下拉原则

发表于 2020-3-3 20:11

设计DSP系统时，我用C6000系列。DSP引脚的要上拉，或者下拉的原则是怎样的？

发表于 2020-3-3 20:11

我经常在设计时为某一管脚是否要设置上/下拉电阻而犹豫不定。

发表于 2020-3-3 20:15

C6000系列的输入引脚内部一般都有弱的上拉或者下拉电阻

发表于 2020-3-3 20:18

一般不需要考虑外部加上拉或者下拉电阻。

发表于 2020-3-3 20:23

是的，特殊情况根据需要配置。。

发表于 2020-3-3 20:25

请问我能通过HPI把代码下载到它的外部扩展存储区运行吗？

发表于 2020-3-3 20:29

电路中用到DSP，有时当复位信号为低时，电压也属于正常范围，但DSP加载程序不成。。

发表于 2020-3-3 20:32

电流也偏大，有时时钟也有输出。不知为什么？

发表于 2020-3-3 20:36

上拉就是将不确定的信号通过一个电阻嵌位在高电平！

发表于 2020-3-3 20:39

上拉是对器件注入电流，下拉是输出电流弱强只是上拉电阻的阻值不同。。。

发表于 2020-3-3 20:43

没有什么严格区分对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

发表于 2020-3-3 20:48

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

发表于 2020-3-3 20:53

如果是OC或OD 肯定是需要上拉

发表于 2020-3-3 20:58

还有一般IO口内部都有上下拉就要看你需要强上拉还是弱上拉。。

发表于 2020-3-3 20:59

确保足够的驱动电流考虑应当足够小；电阻小，电流大。

发表于 2020-3-3 21:01

一种情况是输入管脚情况,设置默认管脚状态、增强输入信号上拉或下拉能力。

发表于 2020-3-3 21:03

如果采用OC（集电极开路Open Collector）电路，输出低电平有效，高电平则无法输出

发表于 2020-3-3 21:05

上拉不只是为了让其“保持”高电平，而是为了让其能够“输出”高电平。

发表于 2020-3-3 21:06

最简单的解释就是让用电的负载直接用电源供电。。

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