容性负载问题--以及实际电容建模

登录 · 发表于 2012-3-15 23:29

不信就算了，附上IEEE JSSC LDO论文截图一个（在这上面灌水，学校至少奖励你三千元，同时授予博士学位）

发表于 2012-3-15 23:40

21# xukun977

这么说吧,你认为的高阻是多少级别,K欧,M欧还是几欧.

发表于 2012-3-16 07:32

LDO一般是共源或者共射输出，输出阻抗确实比较高。这里所说的“输出阻抗”应该指的是开环的。

发表于 2012-3-16 08:25

这里搞错了，其输出阻抗rds不是恒流导通的rds，是一个动态阻抗

发表于 2012-3-16 16:41

15# xukun977
弱弱地问一下，阁下是不是搞IC设计的？

GavinZ · 发表于 2012-3-16 17:00

LDO输出阻抗高是相对NPN regulator来说的，同时赞同ShakaLeo，这里讲的输出阻抗应该是开环的。

发表于 2012-3-16 17:43

18# xukun977
  今天和我们这边搞IC设计的请教了一下，对多极点多零点判断稳定他们的方法是在环路的相位滞后不超过180度，即两极点相邻而零点离极点较远时（十倍距离）将产生不稳定。在环路0DB处最好保持60相位余量，或者45度。
以这个原则我大致对明白了如何引入一个零点来抵消负载电容所带来的低频极点。

  但如你所表示的LDO图中，ESR必定很小，这样图中的补偿电容较大？大概什么数量级呢？
  多谢！

容性负载问题--以及实际电容建模

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