容性负载问题--以及实际电容建模

只看该作者 · 2012-3-14 00:20

各位老师，
最近在设计中出现容性负载的难题，见如图电路。
   OP输出端都忌讳带容性负载，因为其与OP内部输出阻抗一起对OP开环曲线引入一个极点，增加相位滞后，从而可能引入振荡。
   图中引入两条反馈曲线，一条为电阻R1，R2构成，另一条为CF构成。CF起到补偿相位作用。
   在某些实际应用中，RS,CF,R1，R2值都确定了，那么能补偿的CL值也确定了---根据理论计算。
   然而我发现类似图中的系统在实际应用中可能能承受比理论值更加大的电容（比较确定,但没有十分严格的试验验证），比如理论计算能带100UF,而实际接入1000UF电解电容亦十分稳定。
十分纳闷，于是考虑实际电解电容（或者其他电容）的等效模型问题，猜想可能是实际电容模型引入了ESR,RSL以及电解电容高频特性差，这些使1000UF的电解电容或许引入的相位滞后要小于理论的100UF呢？
仅仅是猜想，抛砖引玉，希望听听各位大侠的看法！
请拍砖！
十分感谢！

2万 · 2012-3-14 09:20

这个电路是利用适当选择器件（Cf和Rs）致使其中一对零极点重合抵消的原理进行补偿。此法的前提是必须知道运放的输出阻抗ro（若r0理想为零的话也就无需补偿了），但困难的是r0不仅具有很大的离散性而且还不是个常数。这个方法只能是在一定的程度上近似地给出一个合适的补偿。

只看该作者 · 2012-3-14 13:48

应该是你说的原因。
1，你那个100uF电容跟1000uF电容同样也是点解电容吗？
2，你的运行稳定是什么条件？

只看该作者 · 2012-3-14 13:59

多谢楼上两位大侠
  TO HVM
   此方法确实只能在一定范围内得到一合适补偿值，但如果系统补偿100UF外接电容，而实际中却没有接入容性负载，此时是否会出现过补偿现象。这时需要进行计算，不会仿真，手工计算确实比较麻烦。
  TO GavinZ
接入的电容多数时候为电解电容，也可能为钽电容或者并上陶瓷电容。没有就此进行专门计算。看下论坛里是否有高人对此类问题有过仿真。

2万 · 2012-3-14 18:44

啥也不说了，楼主看完下图立马明白。

说明：图中的叉号和圆的意义已在图中说明。另外，本图只想说明零极点的关系，不考虑增益，所以，为了说明当输出极点变小时的情况，我用下面的一条折线来表示，实际低频增益是一样的，但是如果两种曲线画重合了，显的乱，看不清，所以夸张地下移画在下面了。

1万 · 2012-3-14 19:30

5# xukun977

你说的lz都明白.
LZ的问题在于模型与实际的差距.

2万 · 2012-3-14 20:37

【在某些实际应用中，RS,CF,R1，R2值都确定了，那么能补偿的CL值也确定了---根据理论计算。
然而我发现类似图中的系统在实际应用中可能能承受比理论值更加大的电容（比较确定,但没有十分严格的试验验证），比如理论计算能带100UF,而实际接入1000UF电解电容亦十分稳定。
十分纳闷，于是。。。】

晕，难道我语文没学好？不论怎么读上面的话，都是和5楼的意思是相符的。
我是这样理解这段话的：楼主说，按照理论计算，会得到一个最佳负载电容，此时，零极点刚好一致，对应于我上面的一条折线，负载电容变大，则输出极点向低频移动（对应于我下面的那条折线），居然还能稳定，按理说零极点不会一样了，怎么还稳定呢？于是楼主纳闷了。
于是楼主想到了LDO或DC-DC,联想到那里是用电容的ESR产生一零点用于补偿的，本电路会不会也是这个零点间接低抵消了大电容1000uF相对于100uf所多产生的“滞后相位”呢？
于是。。。。

到底楼主是怎么想的，解铃还须系铃人了。

只看该作者 · 2012-3-14 20:52

大电解的ESR有0.几R，与电容形成一零点。零点频率1/2*PI*0.1*0.0001=16K左右，
会提高相位

1万 · 2012-3-14 23:51

5楼的回复是告诉lz,esr会产生0零点,但没有排除其他可能.
esr产生零点,不代表其他原因不会导致lz的结果.

只看该作者 · 2012-3-15 02:29

5# xukun977
感谢热心解答。
  这个问题困扰了我几天了。十分蛋疼。
我考虑这个电路从OP开环曲线以及1/BETA反馈曲线的相互关系来考虑的。
目前我的水平还不具备用过于严格的数学推导以及仿真来完全理解全过程。因此只能参考一些资料以及部分理论来理解。
CF和R1引入一路反馈。R1，R2通过CL端引入另一路反馈。（可认为RS起到对CL解耦作用）这两路反馈分别对1/BETA曲线形成一个极点和一个零点。两路反馈曲线引入的零点和极点的位置较为接近，或者CF产生的极点足够靠左时（CF足够大），这时将避免传说中的BIG NOT现象，也就是冲击的出现，从而实现容性负载的补偿。
对XUKUN977大侠的图有点不理解。
   是否为整个系统的开环曲线图？
  十分感谢
1

只看该作者 · 2012-3-15 02:36

以前确实想过为什么DC-DC,如317,7805等能否带无限负载，而运放却不行，后来发现为这种器件内部功率管十分强悍，一直等效开环输出阻抗十分小，从而外界负载电容对它的相位影响就小了。
这个讨论话题中我只能想到外界电容的非理想性了，因为实际的线性可调数字电源（带电流显示的，内部必然有采样电阻），也可以带无限电容，而此时内部开环阻抗必然不会十分小。所以外接的电容非理想性估计将起到作用。

只看该作者 · 2012-3-15 02:43

8# MCU52
多谢解答
我在想：如果考虑外接电容形成的RC减震补偿网络，貌似也不行。因为当OP系统开环内阻较大，而外接电容等效ESR较小时，RC网络对OP系统的开环增益曲线将构成一个零点和一个极点，极点在前将恶化相位，零点在后补偿相位，在曲线的最后部分相位将实现优化。但在零点和极点之间的部分相位余量将有可能恶化到零度。个人猜测--有些功率运放后端加RC减震网络中的R值是参考了OP开环阻抗的，且设置为小于十倍左右，不能差太远。
这个问题我理解得不是很清楚，望拍砖！

2万 · 2012-3-15 11:59

听你说话内容，基本可以断定你在看两本书：TIM的运放稳定和小日本的《OPA。。。设计》。
上面的那个图是环路增益LP，LP才是模拟电路中最基本最核心的最关键的一个概念，基本1/beta和Aol的概念很常见，比如你说的TIM的这个大约12部分的资料就是这么干的，如若处理运放等接近“理想模块”的这类电路，一般问题不大，但若是非理想模块--比如单级放大器，问题很严重，处理结果误差过大，究其根本，是beta和Aol互为负载，互为牵扯，这两个量根本没办法分开。传统的教科书-比如拉扎维的模拟集成电路设计是利用两端口理论来等效处理的，随之而来的问题更严重--这种方**得出稳定性与激励源的类型和位置有关的谬论。
所以说，LP才是王道，具体求法是利用大名鼎鼎的折线近似法，处理两三个运放或晶体管--这个规模的电路还是很容易的。
TIM的这份资料，关键是要知道零极点的大小，虽然书中给出了表达式，但具体是如何得到的没给出，所以实际应用有困难，实际上，零极点用肉眼观察即可得到，而不是得到传递函数，再令分子分母为零求得零极点，这种方法费时费力还不讨好。
上面的图只是近似，只考虑运放的低频增益极点和输出端极点，一般为了使PM=45度，把补偿零点放在未加零点之前的LP图的穿越频率处，穿越处斜率是-1可保证PM在45到90度之间。输出极点可在很大范围内移动。一般的电源，是跟随器结构，输出低阻，所以没有稳定的问题，但LDO输出高阻，必须补偿，所以有论坛开源搞LDO稳压电源没有成功，原因就是不会补偿，不像跟随器结构，怎么搞都有稳定输出。
如果考虑非理想因素，如ESR,运放的差分输入电容，共模电容，相当于在上图中再加入一零点一极点，分析方法类似。

1万 · 2012-3-15 18:04

LDO输出并不是高阻.是ldo的误差放大器输出阻抗偏大

2万 · 2012-3-15 18:40

LDO输出并不是高阻.是ldo的误差放大器输出阻抗偏大
zjp8683463 发表于 2012-3-15 18:04

众所周知的事，上图

只看该作者 · 2012-3-15 18:41

13# xukun977
多谢回复！
TI的OP稳定系列看了一点点，由于涉及到太多的仿真内容感觉有点不对胃口。比较详细地看了下《基于运算放大器和模拟集成电路的电路设计》，分析方法都源于这本书。
以前和我们这边设计IC的同事讨论过，他们都使用T(环路增益）的分析方法，判断是否在0DB处产生了-40DB的斜率。
你图中的思路是两路反馈对OP的原始开环增益曲线构成影响---通过引入一个零点和极点。不知道图中-1，-2的意思，估计是斜率的意思，我一般用-20DB这种形式表示，环路增益的斜率直接对应其相位余量。
OP的输出极点指的是OP开环增益在高频处产生的“作用”（因为理论上其内部仅有主极点构成相位滞后），这个概念不明白？
零点和极点分别对其小于十倍频的频率和高于十倍频的频率范围内相位近似构成影响，因此如果外接负载电容和补偿电容分别引入的零点和极点相隔的距离太远---大于十倍频，此时是否会构成相位恶化呢？而这正是我发的图所担心之处。我觉得实际大电容的非理想性使OP系统的补偿要求降低了。
多谢指教！望拍砖！

1万 · 2012-3-15 19:35

15# xukun977

LDO输出高阻,这个LDO还能输出多少电流?
你把LDO的输出阻抗Zo和误差放大器的输出阻抗Zo1搞混了.
Zo越等于Mos的Rds

2万 · 2012-3-15 20:46

回楼上：LDO输出电流得看闭环输出阻抗，而与LP相关的阻抗，可认为是“开环”阻抗。比如这个典型的LDO简图，输出端和误差放大器输出端都是低频极点。倘若换成NMOS管，输出极点变高（相对PMOS说的）。LDO一般中间加个缓冲级，目的是把误差放大器输出端的极点向高频移，所以三个极点缺比二个极点更容易补偿。
这个概念不难，不会搞混的。

回楼主：不用担心这个问题，5楼图中，稳定性跟零极点距离是大于还是小于10倍无关，唯一关注的是GBW处的折线斜率，或者说关注的是“净斜率”，比如说GBW内有5个极点，但若同时有4个零点，则“净极点”数为1个，是可能稳定的，不管这9个零极点之间的大小关系如何。
当然这只是不严谨的理解，一般来说，不单单要看相位为180度时的幅频是否小于1，还必须看540度、900度。。。。依此类推。
这只是理论，实际中零极点大小必须确定，否则这个理论根本没法用。一般我们能处理的就两极点，原因是只学过一元二次方程的解，一元三次都会麻烦。所以得多看点资料，研究下4到5个极点的计算方法及其波特图的确定，才有真正的实用价值。

只看该作者 · 2012-3-15 21:34

R1与R2并联后与CF形成0点，
R0与RS串联后与CL形成极点。
这俩个点如果相等，就相互抵消了。
但是实际的电路太多影响因素，
是使主极点左移呢，还是加0点提升相位？
我觉得对于那些复杂的电路，须要有相位补偿的电路
选用一个带内部相位补偿的运放可以事半功倍，资料里
边有推荐的补偿值。而且这样运放很多。
要不然要求写传函，列出0，极点，画BODE，

1万 · 2012-3-15 23:18

本帖最后由 zjp8683463 于 2012-3-15 23:19 编辑

18# xukun977

无论开环闭环,从外部看往LDO内部看,怎么都不可能是高阻.
你画高阻的那个地方并不是外部往LDO内部看的输出阻抗.还要并上R1R2和Rds

容性负载问题--以及实际电容建模

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