程序实现问题，诡异的报错~

发表于 2012-3-28 21:20

谢谢，先收着。 19# dan_xb

发表于 2012-3-28 21:26

提示是这样的：
instantiate an ODDR2 component;
tie the .D0 pin to Logic1;
tie the .D1 pin to Logic0;
tie the clock net to be forwarded to .C0;
tie the inverted clock to .C1

所以应该写成：
ODDR2 # ...
dan_xb 发表于 2012-3-28 09:59

谢谢分享～

发表于 2012-3-28 21:41

路过，
学习喽怕下次碰到类似的问题。

发表于 2012-3-29 09:42

他已经给你说了，解决方案。看下报错的内容即可。
GoldSunMonkey 发表于 2012-3-27 23:23

程序是用VHDL写的，ODDR原语是Verilog的，在顶层文件中应该不能综合。猴哥，帮帮忙，怎么办才好。建一个VHDL module输出50MHz的时钟貌似也不行......

发表于 2012-6-3 08:22

问题解决了，是RST的问题。谢谢各位

发表于 2012-6-3 16:30

问题解决了，是RST的问题。谢谢各位
duthongbin 发表于 2012-6-3 08:22

把解决的问题方法写一写。谢谢啦。

GoldSunMonkey · 发表于 2012-6-6 08:58

猴哥真是务实啊，呵呵。这帖子这么长时间了还关注。是这FPGA的nreset的输入有问题，复位信号有reset和nreset两种，选对了就行了。 28# GoldSunMonkey

发表于 2012-6-6 13:29

猴哥真是务实啊，呵呵。这帖子这么长时间了还关注。是这FPGA的nreset的输入有问题，复位信号有reset和nreset两种，选对了就行了。 28# GoldSunMonkey
duthongbin 发表于 2012-6-6 08:58

谢谢啦。必须的。我们都是技术出身嘛。

发表于 2012-6-19 14:26

来学习一下经验

[Quartus] 程序实现问题，诡异的报错~

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