【每日话题】大家在工作中都遇到过哪些bug呢？下面这些你见过没？

发表于 2023-7-20 10:21

#每日话题#
大家在工作中都遇到过哪些bug呢？下面这些你见过没？
1、复位同步化问题

错误的地方：在时钟上升沿处处理复位信号，但未同步复位信号到时钟域，可能导致复位信号的抖动或同步问题。

2、未初始化的寄存器的问题

错误的地方：未对寄存器 reg1 和 reg2 进行初始化，初始值未定义，可能导致未知的行为和仿真结果。

3、异步信号同步问题

错误的地方：直接将异步信号 async_signal 用于时钟边沿触发的逻辑中，没有进行同步处理，可能导致元数据冲突和时序问题。

4、不完整的数据路径

错误的地方：在数据路径中，信号 d 通过与门的连接计算得出，但未将 d 直接连接到输出 c。这可能导致输出 c 未能正确反映数据路径的结果，导致逻辑错误或意外行为。

5、不正确的信号赋值顺序

错误的地方：在信号赋值时，赋值顺序不正确，导致信号之间的依赖关系混乱，可能导致逻辑错误或不一致的行为。

6、逻辑错误

错误的地方：在逻辑运算中，使用了错误的操作符，导致逻辑功能与预期不符。

今日话题：以上的bug大家在工作中遇到过吗？除了上述内容还有那些常见的还有哪些RTL中常见的bug？（cr：处芯积律）

话题奖励如下：
1、所有参与回帖的用户，都可获得10家园币（家园币可以兑换礼品）；
2、抽一位幸运的友友送出500家园币。

发表于 2023-7-20 11:44

module endmodule 这是哪种语言里的啊？

发表于 2023-7-20 13:41

yang_alex 发表于 2023-7-20 11:44
module endmodule 这是哪种语言里的啊？

开发FPGA的，VHDL里的语法

发表于 2023-7-20 14:15

现在就碰上在初始化状态下就开始复位，多次启动后偶发不复位。

发表于 2023-7-20 15:34

项目中，普通io初始化，休眠状态不保持。导致工作异常。切换另外一种io初始化函数就可以保持。解决问题。

发表于 2023-7-20 19:42

问题一，这种复位写法没见过，一般不是用reset的上升沿或者下降沿复位吗？

发表于 2023-7-20 21:58

当年学FPGA/CPLD的时候，觉得这些硬件语言真的是很有意思，尤其是刚学完数电

发表于 2023-7-20 22:20

学过C语言，可惜始终学不会，看到这期话题不由想XX。还是搞点PLC玩吧。

发表于 2023-7-20 22:24

多个状态关联同一个变量

发表于 2023-7-20 22:54

我做硬件的时候，觉得bug都是软件上的，做软件的时候，觉得问题都是硬件的~

发表于 2023-7-21 07:55

tobot 发表于 2023-7-20 22:54
我做硬件的时候，觉得bug都是软件上的，做软件的时候，觉得问题都是硬件的~ ...

到处都是bug。最讨厌接手别人的半拉项目，全是各种bug

发表于 2023-7-21 09:06

无BUG不程序

发表于 2023-7-21 09:09

遇到最多的就是逻辑错误了，还有很多时候的变量类型了，比如uint16类型误写成uint8类型等等

发表于 2023-7-21 10:35

忘了忘了

发表于 2023-7-21 10:46

ROSHEN_007 发表于 2023-7-20 13:41
开发FPGA的，VHDL里的语法

谢谢! 想起来了。

数字电路里除了代码编写错误导致的BUG之外，冒险与竞争或者时序裕量不够是导致BUG的另外一个重要原因。

发表于 2023-7-21 17:27

堆栈分配不合理导致程序运行很长时间之后突然崩溃

发表于 2023-7-22 23:37

楼主verilog写得很是熟练啊，总结不少BUG，在此学习了。我碰到的是C语言常见的数组溢出，数据类型定义不对等BUG。

发表于 2023-9-25 14:56

学习了

发表于 2023-10-18 13:15

很久没有接触FPGA了，以前学FPGA的时候一直在顶层底层模块摸索用Verilog学习编译，满满干货

发表于 2023-10-28 18:51

fpga这几年挺火的

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