多bit逻辑门

发表于 2023-7-28 17:57

对于下面5个逻辑表达式

y1 = a & b;y2 = a | b;y3 = a ^ b;y4 = ~(a & b);y5 = ~(a | b);

其电路图如下所示：

verilog代码为：

语法说明:

[3:0]:表征该信号的位宽，实例中是推荐写法，[0:3]、[4:1]等写法也是合法的

//、/* */ :代码注释，增加代码可读性，//为单行注释，/* */为多行注释

发表于 2023-7-28 17:57

对于逻辑表达式 y = a[7] & a[6] & a[5] & a[4] & a[3] & a[2] & a[1] & a[0]；

其电路图为：

Verilog代码：

语法说明：

a[7]：可将一个多位宽信号中的一位或多位以此种方式进行单独处理

& ：按位与、归并与操作，如该操作符只有一个操作数时，则将该操作数的所有位进行相与操作，可以实现与注释部分相同的功能，但写法更简洁。

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