易零思FPGA内部集成的OSC晶振性能怎么样呢？
北京安立芯做的测试供参考：
Interface中增加OSC_0模块，时钟频率配置为20MHz，使用此时钟作为PLL的输入，PLL倍频、分配后配置逻辑外设需要的24MHz输出；
将24MHz通过GPIO输出用来测试实际频率，同时对PLL的Locked信号进行Debugger观测；
硬件使用下图的核心板+功能底板，通过示波器测试输出频率；
测试配置为24MHz的输出时钟频率约为27M，整体偏高，需结合PLL的倍频分频关系评估OSC的频偏；PLL的locked信号未失锁。
以上测试仅供参考。
测试硬件接受见：易灵思TI60开发硬件 |
本帖子中包含更多资源
您需要 登录 才可以下载或查看，没有账号？注册
×
|
楼主
