CY68013 slavefifo

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 楼主| wuwenjing91 发表于 2012-10-6 17:06 | 显示全部楼层 |阅读模式
在学习用68013的slavefifo模式实现FPGA与PC的USB口通信,想问一下想尽量靠近480M的速率的话,用异步模式可以达到吗?IFCLK的时钟与FPGA上的VerilogHDL程序的时钟是什么关系?IFCLK的最高时钟好像是48M,FPGA的控制程序时钟可以高过48吗?另外异步改同步的话,固件程序除了将IFCONFIG配成异步模式之外还需要改吗?
刚刚开始学习,很弱,希望大家教教我哈,谢谢了!
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