FPGA Design Flow 学习笔记（2）

发表于 2012-10-22 21:19

因为是笔记了，所以概括的比较简要：

5 时序约束的效果

•使用全局时钟约束之前：逻辑是随机被布线的
•使用全局时钟约束之后With global timing constraints (OFFSET)：逻辑按照时序要求有序布线，可以实现更高的性能

6 创建时序约束的简要叙述

Step 1: 创建路径终点的组（group）

图1 同步元件

发表于 2012-10-22 21:19

Step 2: 在组之间定义时序要求

7 周期约束Period Constraints

覆盖同步元件之间的路径：

使用最精确的时序信息

发表于 2012-10-22 21:19

计算过程要考虑倒时钟边沿

在全局约束的计算过程中自动考虑时钟的不确定性

Timing Analyzer: 考虑了数据路径的延时、时钟抖动与时钟的不确定性。