请教: 关于FPGA反复编译综合的结果的差异

发表于 2007-7-12 09:55

请教讨论:         最近做项目时,发现一个很奇怪的问题,,,同一个程序,,多次编译和综合,得出来的结果差别好大啊..         我做了几个相同的通信通道,,,但是很多次 几个通道都不能同时好,,,要反复改变布线环境参数,反复编译,综合后,,才有可能得到全通的下载结果....        请问这是为什么??/

发表于 2007-7-12 10:17

关键是做好约束

发表于 2007-7-14 11:00

我当时的解决办法就是重新建一个工程，不过FPGA好像没这么容易吧！应该好好看看约束条件什么的！

发表于 2007-7-14 15:22

典型的不懂行

发表于 2007-7-17 09:40

正因为不懂行,,所以才问

发表于 2007-7-30 09:55

我编译的一个FPGA程序,下到3个FPGA里面(注意是同一程序),有2个FPGA(各含4个信道4个)可以出预期的结果,另一个FPGA则有2个信道正常,有2个不正常. 希望圈圈们指教.

发表于 2007-7-31 11:20

昨天试着加时间约束条件没有 用！

发表于 2007-7-31 14:07

估计可能是因为竞争冒险或者是时钟频率太高等原因引起的吧。尽量使用同步逻辑电路会好些。

发表于 2007-7-31 16:35

我的时钟是从PLL倍频出来的，使用的是IP CORE PLL，中间没有组合逻辑电路，所以应该不是读数据的时钟的问题，实际测也没有问题。不过数据的处理中使用了组合逻辑，不可避免的要使用。

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