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关于cpld做分频器的问题

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 楼主| YEQINGCHI 发表于 2007-7-17 09:07 | 显示全部楼层 |阅读模式
CPLD, 分频器, 电平, 时钟, COM
各位高手好：我想用cpld（vhdl语言）做个分频器，分频系数是可变的（用单片机或dsp的数据总线置数），让它输出方波（分频系数n为奇数&nbsp;前（n-1）/2个时钟为低电平，后边的为高电平。n为偶数时，前n/2个时钟为低电平，后边的为高电平）。&nbsp;哪位高手有这样的例程。还望不吝赐教。谢谢。我的邮箱：yeqingchi@163.com&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;07.07.17
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