2, 条件的描述完备性
如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。
Example1:
if (a==1'b1) q=1'b1;//如果a==1'b0,q=? q将保持原值不变，生成锁存器！
Example2:
if (a==1'b1) q=1'b1;
else q=1'b0;//q有明确的值。不会生成锁存器！
Example3:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;//如果a==2'b10或a==2'b11,q=? q将保持原值不变，锁存器！
endcase
Example4:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;
default: q=2'b00;//q有明确的值。不会生成锁存器！
endcase
Verilog中端口的描述
1，端口的位宽最好定义在I/O说明中,不要放在数据类型定义中；
Example1:
module test(addr,read,write,datain,dataout)
input[7:0] datain;
input[15:0] addr;
input read,write;
output[7:0] dataout; //要这样定义端口的位宽！ ----------
wire addr,read,write,datain;
reg dataout;---------
Example2:
module test(addr,read,write,datain,dataout)
input datain,addr,read,write;
output dataout;-------
wire[15:0] addr;
wire[7:0] datain;
wire read,write;
reg[7:0] dataout; // 不要这样定义端口的位宽！！-----------
2，端口的I/O与数据类型的关系：
端口的I/O 端 口 的 数 据 类 型
module内部 module外部
input wire wire或reg
output wire或reg wire
inout wire wire
3，assign语句的左端变量必须是wire；直接用"="给变量赋值时左端变量必须是reg！
Example:
assign a=b; //a必须被定义为wire！！
********
begin
a=b; //a必须被定义为reg！
end
--------------------------------------------------------------------------------------------
VHDL 中 STD_LOGIC_VECTOR 和 INTEGER 的区别
例如 A 是INTEGER型，范围从0到255；B是STD_LOGIC_VECTOR，定义为8位。A累加到255
时，
再加1就一直保持255不变，不会自动反转到0，除非令其为0；而B累加到255时，再加1就
会自动反转到0。所以在使用时要特别注意！
以触发器为例说明描述的规范性
1，无置位/清零的时序逻辑
always @( posedge CLK)
begin
Q<=D;
end
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