|
用xilinx ISE9.1i写了一个很简单的verilog程序，并建了个项目。编译通过了，之后设置管脚可以。<br />可是下次再做其它实验，再建项目就设置不了管脚了，显示这样：<br /> pre-assign package pins：<br />Design units already exist in this project.<br />pre-assign package pins can be run only on an empty design。<br />请问该怎样可以重新安排管脚？<br />我已试过到其它目录下再建项目，不行；把器件改成其它的，也不行（由XC9572XL改成XPLA3等其它） |
|
楼主
