问个弱弱的问题。

发表于 2007-12-16 20:31

大家好，我现在在设计的系统中用到了CPLD是Xilinx的XC9572，CPLD主要用做I/O口扩展，我的VHDL语言水平很菜，只会完成一般的逻辑转换。<br />我想问问，实现让CPLD的一个输出引脚的逻辑等于一个输入引脚该怎么表达。<br />我试着在一个进程里这样写： a &lt= b;  但是仿真波形显示只在输入信号的第一个上升沿a=b，然后a就一直等于1了。这个问题已经困扰我好几天了，求知道的人指点！

发表于 2007-12-16 21:46

发表于 2007-12-16 22:36

应该是很简单的事，如果我精通VHDL的话

发表于 2007-12-17 10:25

多时行仿真。再配合实物，应该进步很快。

发表于 2007-12-18 13:02

问个弱弱的问题。

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