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[VHDL] 求助：结构体中使用signal和variable最后综合有什么区别呢

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 楼主| nm2012 发表于 2013-10-16 23:28 | 显示全部楼层 |阅读模式
SIGNAL, BLE, Variable
谢谢了
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yghanwuji 发表于 2013-10-16 23:59 | 显示全部楼层
一个是信号下一个时钟赋值，一个是变量立即赋值
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EDAbuffalo 发表于 2013-11-8 21:39 | 显示全部楼层
赋值看楼上
你也可以理解signal为一根导线或者寄存器，而variable就相当于c语言中的变量，调用的时候才有
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