大家好，请教一个问题。
最近正在做 FPGA与DSP的SRIO接口，目前暂时只要求数据从FPGA->DSP。FPGA为xilinx k7 ，dsp为TI 的 C6474. ISE版本14.6，serial rapid io核的版本 1.7.
已完成工作：按照pdf所述，用core generate实例化了一个serial rapid io核，也能看到doc、example design、implement等文件夹。也能成功调用implement.bat生成.bit文件。
看了几个本版的帖子，有说用chipscope下载上述.bit文件进行测试的，有说把example design加入工程的。
目前是按照把example design加入工程的思路来做的。example design下的顶层文件是srio_example_top.v(还有一个srio_example_top.ucf)，接口定义为：
module srio_example_top #
(parameter SIM_ONLY =0,
parameter SIM_TRAIN =0,
parameter VALIDATION_FEATURE = 1,
parameter QUICK_START = 1,
parameter USE_CHIPSCOPE = 0,
parameter STATISTION_GATHERING = 1)
( input sys_clkp,
input sys_clkn,
input sys_rst,
input srio_rxn0,
input srio_rxp0,
output srio_txp0,
output srio_txn0,
output [7:] led0
)
问题：是在我的工程的顶层文件中，直接调用module srio_example_top吗？如果是，那么module srio_example_top和我的数据接口在哪？ |
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