ST固件库 SetSysClockTo72(void) 解析

发表于 2014-9-25 16:06

而我的实验板中搭载的是8MHZ的晶振，执行的是以下这段代码
RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL9);
#define RCC_CFGR_PLLSRC_HSE ((uint32_t)0x00010000) /*!< HSE clock selected as PLL entry clock source */
图像 618.png

选择PREDIE1为PLL输入时钟

发表于 2014-9-25 17:58

#define RCC_CFGR_PLLMULL9 ((uint32_t)0x001C0000) /*!< PLL input clock*9 */
图像 619.png

PLL为九倍频，那么当外部晶振为8Mhz的时候，SYSCLK为8*9=72MHz

发表于 2014-11-22 20:02

本帖最后由 e_007 于 2014-11-22 20:07 编辑

,赞一个，能将图文分段分段地贴上，耐心十足，服务意识，值得学习，应该顶一个...

ST固件库 SetSysClockTo72(void) 解析

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