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求教JED文件反向工程
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dsp builder 使用出错,是为啥?
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有用concept hdl的吗? EDA 技术 yan2005 2011-1-27 0 2615 yan2005 2011-1-27 15:16
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vhdl中“取余”运算
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ise 编译 modelsim 的错误。
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VHDL/Verilog的可综合性以及对初学者的一些建议 attachment
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电子技术交流论坛 红尘有约 2011-5-12 0 2374 红尘有约 2011-5-12 21:33
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