影响FPGA设计时钟因素的探讨
2011-6-2 23:22
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不错
route delay很大的design,ISE如何约束更容易meet timing
2011-6-21 10:16
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这个论坛上的内容真实越来越丰富了！
2011-6-27 13:03
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我跟你学的 :lol
探析ARM启动代码
2011-6-2 15:44
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我觉的比Veilog好看多了 :lol
可能是刚搞的缘故吧
通过FPGA实现算法
2011-5-29 23:22
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Writing Successful RTL Descriptions in Verilog
2011-5-31 11:43
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请教autoesl一个关于XILINX的脚本问题
2011-5-26 17:19
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不小心看到的:lol
看帖子， 版主好像叫Terry
你跟版主是同事阿？
FPGA/CPLD数字电路设计经验分享
2011-9-29 12:49
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学习
时钟时序分析？
2011-5-28 19:11
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FPGA全局时钟约束(Xilinx)
利用综合报告或映射后静态时序报告来判断约束是否可行
BBS系统能不能自动设置新回复邮件通知的功能
2011-5-28 19:02
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应该不行吧
大家说说项目开发都用什么工具吧？
2011-5-28 19:50
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操作系统： 正版XP
编辑： ISE
综合： Synplify
集成： EDK
仿真： Modelsim
版本管理：svn
Bug管理：没用 ...
FPGA设计重利用方法
2011-5-28 19:03
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下了
谢谢AutoESL
SRAM工艺FPGA的加密技术
2011-6-2 15:50
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顶 AutoESL
详细介绍xilinx offset约束设置的资料
2012-5-3 15:32
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收下了
ISE 8.1i Quick
2011-5-29 15:07
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我用的 ise 12.3
也比较旧点
too old
大家都是用verilog还是vhdl呢？
2011-8-6 13:42
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听说vhdl严谨
我现在用的是verilog
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