求问：目前fpga最高时钟逻辑可以达到多高？
2013-10-21 22:33
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这个可以用专门的测频机来实现，我用过的频率可以到18G，误差1M，当然价格10万左右 ...
研究所最近搞项目DSP+fpga（高手给看看，谢谢了哈）
2018-3-19 17:32
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6678和V6之间必须要用SRIO，不管速度还是便捷性都没的说，PCIe太麻烦了
我们给公司内部其他部门售价10W一块板卡 很便宜了
去年已经做出来 2片6678 + 1片V6 + FMC(HPC)的CPCI架构的板子
V6支持上位机加载，6678当然也支持上位机加 ...
ddr2 ram读写地址的困惑，求助。。。。。
2013-10-15 19:21
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burst为4，那么每次需要写256bit数据，app_wdf_fifo宽度为128，所以需要写两次，地址是0 4 8 C ...
mask_da ...
xilinx spartan6 pcie控制GPIO工作量评估
2013-10-14 23:57
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光是这点的话 原理图+PCB 加起来一星期多点，上位机+FPGA逻辑不到一星期
PCI-E通讯
2013-10-14 23:56
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修改example就可以了 很简单的
XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore
2016-3-30 09:25
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请看ipcore里面的doc文件夹里面的pdf文档，对接口已经描述的很清楚了，简单说下
srio通信FPGA可以是发起端 ...
关于计数器
2013-10-23 09:02
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assign TIME_CNT_N = (TIME_CNT == 20'hf4240) ? 20'h0 : TIME_CNT +1'h1;
表示当TIME_CNT == 20'hf ...
请教：ISE srio example design的使用
2016-4-10 10:00
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这问题太简单了 自己琢磨琢磨吧
如何禁止综合器讲某个信号走BUFG
2013-10-30 21:04
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大家好，使用xilinx的xst，综合后我并不想某根信号走BUFG全局，哪个原语可以实现？谢谢了 ...
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