【求助】FPGA输出管脚不能设为低电平
2012-3-17 10:01
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别哈，嘻嘻，猴哥
楼上猴哥，正解，
请教一个verilog的问题
2012-3-16 16:58
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嘻嘻，:P
请问选用哪家公司的FPGA芯片好？哪种比较常用？
2012-8-8 20:19
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xilinx，嘻嘻
ISE后仿
2012-3-16 14:58
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可以，
ISE后仿
2012-3-15 21:39
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可以，ISE自带的仿真器可以做到设计各个阶段的仿真，确实如猴哥所说，后仿真基本可以不做。 ...
ise 12.4 安装失败 点开ise图标出现clip host
2012-3-17 23:55
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我们要在猴哥的带领下，扛好xilinx大旗。
全部正常卸载，重启机子，清理注册表等，在按装试试。
生成的ip核如何编写驱动函数，怎样使用？
2012-7-9 20:58
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不用EDK，顶一下。:lol
synplify 编辑 Xilinx库
2013-8-6 08:38
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12.4我不清楚，我12.3是支持的，现在我在用13.2也可以的啊
Synplify pro 9.6.2不支持新的Spartan6 and Virtex6/7器件。
啊，新的13.3以上版本吗？
为啥将这个给去了呢？
ISE直接调用，不需要编库
可以在ISE中直接调用synplify pro，这样就避开了你说的问题，且很方便。
用ISE一般可以使用集成环境会很方 ...
如何测量Spartan-6的结温？
2012-3-31 08:54
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恩，s6的功耗还好啦，加个散热片问题不会太大。
呵呵，确实，S6没有检测温度的腿，恩，加个小的传感器帖在片子上不知可否。:lol ...
mch_emc IP的时序问题
2012-3-16 20:05
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帮顶
iobuf是什么东东？ 看看我的编译结果~ microblaze 求助~
2012-3-25 17:45
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呵呵不知是不是你的.ucf写的有问题，你这么写试试呢，感觉少了“”;
NET "rst_n" LOC = A13 | IOSTAND ...
这两个警告都是说约束在有无较的约束
第一个是说约束的腿腿的
第二个是说sys_clk这个时钟的周期约束的
检查 ...
输入输出端口的缓冲，IBUF AND OBUF
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