Xilinx UCOS移植的官方手册
2015-8-10 16:28
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举例说明VHDL中关于变量和信号的赋值、if语句的描述方法
2015-9-25 09:16
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猴哥，这里的第二种方法，与第一种建立的逻辑应该是一样的吗？有什么不好的地方吗？我对于有些信号的优先 ...
关于Quartus在IP核方面的问题
2018-9-23 21:25
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关一个移位寄存器，没用的；还要读出的地址及宽度控制。你是想实现并行转SPI还是，其他的功能 ...
大神们，DDR3控制器有相应的规范标准吗？
2015-1-19 20:15
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不懂
求助：关于这个CPLD片子的输出信号问题。
2015-1-4 09:22
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- 9
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【重要更新】Quartus II 14.1正式版 下载链接和**器
2015-7-21 17:06
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太大了
关于14.0版本PJ心得
2014-12-26 13:10
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厉害
FPGA输出正玄波求教
2015-1-6 11:25
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数字量直接输出模拟量，除非是模数混合FPGA芯片
工作6年后，fpga总结
2015-6-13 18:58
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11.11抄底价大拍卖—《VHDL嵌入式数字系统设计教程》--已结束
2014-11-10 08:43
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8.88
连载PCIE的FPGA设计 ，大家喜欢不 ？
2014-10-26 19:32
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支持
Quartus Ⅱ VHDL 仿真问题
2014-10-14 16:46
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- 1857
就这点逻辑，要延迟12ns ?没遇到过
分享FPGA经验（连载）
2018-11-24 17:54
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感谢楼主，如果整理成文档，就更加感谢了。
SPARTAN6 FPGA的SPI模式下载遇到麻烦，请大家指点
2014-9-28 17:45
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学习了
FPBA模拟输出编码器信号
2014-10-8 18:15
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cordic模块直接实现。想自己实现的话，加个周期检测和相位延迟，就可以了啊。 ...
XC9572QFP10,VCCINT接5V，VCCIO接5V, 而IO口输出高电平只有3.8V,请问是什么原因？
2014-7-21 22:22
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你可以测试下其他未带负载的I/O口，是不是驱动能力太弱了。你也可以上拉，再测试下 ...
有偿咨询、合作
2014-7-29 15:52
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这个控制信号又不多，PDF说的很清楚了啊。我们都准备实现这块芯片的功能了 ...
FPGA换了一个芯片逻辑跑偏了，为什么？
2015-1-4 11:17
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芯片资料，说是可以支持450MHZ，我想可能是差分时钟吧，那样速度可以高一倍。你的监测相位差，应该时序还 ...
我现在有个时序控制的问题。就是250MHZ的时钟下的某个32位数据，想引导到50MHZ的时钟下，老报警说保持时 ...
我用SPART6，领导让我跑250mhz,我都是对领导说，这个芯片跑步起来。现实中，确实这样，对32位数据运算， ...
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