输入信号怎么会被弄到IODELAY模块里过了一圈呢？
2013-5-26 22:52
- FPGA论坛
- 8
- 2816
现在先用一个折中的办法，就是把那几个IODELAY用起来，然后设置DELAY_VAL=0
但是为什么数据IOB中的IODELA ...
猴哥请看，报告上也写了信号被延时模块延时了
ILOGIC_X1Y361.DDLY net (fanout=1) 5.538 ，去掉 ...
一个输入差分信号，有随路时钟，数据时钟边沿对齐，DDR模式，所以将随路时钟通过IODELAY进行了延时，再作ID ...
AD采样问题
2013-5-31 23:47
- FPGA论坛
- 25
- 4374
V6 DDR2工作OK，使用CHIPSCOPE抓取DDR2部分后不能工作
2013-12-21 22:24
- FPGA论坛
- 6
- 2108
FPGA设计经典书籍-资料汇总下载
2019-12-20 10:03
- FPGA论坛
- 256
- 41362
2
3
近期访客