请教一个cylone iii的问题
2013-3-23 23:10
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老天保佑，这次我整的EP3C16 能够顺利调试成功吧 也是大闺女上轿 头一回啊
Help！！这段算法的FPGA 实现！
2013-3-13 08:37
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必须的！
敢问既然一个assign c=a*b就能解决乘法器
2013-3-14 20:02
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简单的写个C=a*b ,综合工具会根据你对它的设置，选择是用自带硬件乘法器实现，还是Logic Cell 实现。 在一 ...
国内这样的采集卡到底能做到什么程度？
2013-3-13 12:16
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我把Gage 板卡拆了 双通道采样，每个通道用一片AD9430 最高采样率200MSPS 。说明书上 说双通道运行时 每 ...
能否解释下，为什么难度在于前端放大？
为什么放大这块难做呢？能否解释下。
信号调理部分 做的的确复杂。他们的上位机界面做的比较复杂。
工作了，女朋友会不会好找些？
2013-5-2 17:02
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不好！Kiss 都要弯腰！感觉很怪。哈哈
哈哈，头像可不是我，要是我的话，早混娱乐圈去了，是张东健的。要求真心不高，可能对身高要求点了，我很 ...
这个么，得花点时间打听才行
看了大家的回复，明白了。我觉得我应该不能食堂，教研室，宿舍三点一线的生活了！ ...
说的对
哈哈 我以为只有技术求助才会给分，情感交流，没有想过要给分。以前都在技术交流区混，小弟不懂规矩还请 ...
给个零分，又被结贴了，这都要给分啊
看到一个题，数据在时钟上升沿变化 检测这个数据的方法
2013-3-23 22:59
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汗 好像 明天才能结
准备结贴了 ！
1.嗯 中午我手工画了下时序图，加上TCO，是可以满足建立时间的，但是仅限于内部寄存器的输出，对于外部信 ...
从功能仿真来看，不能理解 为什么 能正确锁存。。。建立时间好像根本满足不了啊
...
我仔细想了想，想不通为什么内部就可以用上升沿采样（虽然Modelsim 仿真时可能）。如果两组寄存器级联在 ...
新人请教verilog HDL的延时问题。
2013-3-24 21:52
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还在用单片机的思想搞！
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