清华大**算放大器设计实例.rar
2013-4-18 14:17
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唉,完全看不懂！！！
同事离职感慨：谁来评估工程师的价值？
2013-2-21 18:15
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勤奋+机遇吧,个人觉得是这样！
晒晒新做的CYCLONE IV核心板 EP4CE15 共享原理图和测试程序
2025-8-3 23:55
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围观！！
申请开设【仿真与验证】版
2020-7-13 08:34
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严重支持！
FPGA基础知识：详解时钟
2013-2-4 15:32
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不错,学习了
基于FPGA的时序及同步设计
2013-2-4 12:00
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学习了
领奖截止日期：2月28日，大家早点啊
2013-2-22 16:01
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强抢！
Altium Designer 09
2015-2-6 12:09
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肯定是在pcb上啊
有个笨办法,删除你不想看的分支,留下你想知道的分支,测量之后再恢复删除！ ...
状态机消抖感觉不太可靠啊？？？
2013-2-7 23:14
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围观！
PCIE问题 FPGA学习资料
2013-3-11 21:08
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不错不错,顶起来！！！
北京求FPGA设计兼职，不要钱，只想积累经验，提高水平。。
2013-3-18 16:55
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现实就是这样的！
时序问题请教！！
2013-5-8 21:21
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嗯,最近就是在捣鼓这些东西,之前一直没在意！！
lwq,怎么降低一半,求详解！！
熊哥,求指点下！
试了下,这样子没有之前效果好！可能主要是我的资源太少了,已经到90%了！你的分解逻辑的方法,受教了,很有 ...
嗯,系统其它地方没有问题,上面这些代码,是一个发射module,数据必须汇总之后发出去,刚就respxl的方法试了 ...
谢谢 resxpl ！按你的方法我试了下,延迟降低到了1个多纳秒,不过还是没能达到要求！！不过芯片资源耗费了 ...
项目随笔： 虽有万千语，不知怎么去表白
2013-4-19 22:19
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这种情况我也遇到过,抓出来的数据偶尔出现问题,但是实际运行正常！！
fpga的verilog 代码求救
2013-4-18 13:30
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