DDR3用户接口仿真问题
2018-3-8 21:05
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你好，我现在已经利用example design里sim文件夹中的do文件跑出了例子设计的波形，现在我想将控制器mig_7 ...
我想知道是不是对app_en,app_wdf_end,app_wdf_wren,sys_rst,app_addr,app_cmd,app_wdf_data,app_wdf_mask ...
你好 我现在已经利用在Modelsim上通过调用sim文件里面的do文件仿真出了控制器的所有波形，现在我想对控制 ...
你还 ，你在利用写Testbench进行用户接口仿真时，是直接在ISE里面调用的Modelsim，还是自己写do文件，然 ...
DDR3工程添加的问题
2014-11-20 09:19
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谢谢，我看过了 ，是没用的信号
ddr3 的app 接口仿真问题
2013-12-3 08:30
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非常感谢你的回答
你好 我想问一下 app_wdf_data的接口位数为什么是512位？
DDR3的APP接口发送命令问题
2014-11-20 09:18
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你好，你说的对，是从200地址开始写数据有效的，那200地址前面的地址启不是没有用了？如果要应用到实际的 ...
如图 在81.44ns发送的写数据app_wdf_data=0000020，在81.55ns才发送相应的写地址app_addr=0000020（前提 ...
从example design的APP接口时序仿真图中貌似我看不出来发送的地址和数据之间存在什么关系 ...
你好，我感觉IP核的用户手册介绍的不是很详细，我还有个问题想问一下如下图
当app_en=1,app_rdy=1时发送 ...
利用CHIPSCOP进行DDR3控制器内部信号观测的问题
2013-12-4 16:54
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下载到FPGA里面 输出的信号都为0，是不是因为外接输入sys_rst信号被拉低的原因，sys_rst信号我看了一下，这 ...
如何正确利用chipscope观察DDR3控制器内部的信号
2014-11-20 16:38
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已经解决了，呵呵 ，发自内心的感谢这个网站，给了我很多的帮助，还有那些热心帮我解决问题的人！ ...
DDR3 MIG读写数据问题
2017-5-2 15:34
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谁能告诉我init_calib_complete被拉高之后，应该先写多少个数据，再对其进行读
init_calib_complete被拉高 ...
你说的对，应该是这个意思，我还想问一下，我在给app_addr=0000000到app_addr=0003ff之间写数据的时候， ...
用户指南上说 地址和数据的最大延迟为两个周期，我看例子上在写一行数据时app_addr=0000200之前根本不满 ...
用户指南上说 地址和数据的最大延迟为两个周期，我看例子上在写一行数据时app_addr=0000200之前根本不满 ...
帮帮我吧，每天就我自己在实验室研究这个，我是实在没办法了！
DDR3不是有8个bank，每个bank有14行，10列吗？我所说的行是14行中的一行。我不知道row和视频行是什么意思 ...
用chipscop 观察ddr3 mig 的输出端口问题
2016-5-8 18:10
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那我怎么知道，通过MIG的ddr3_dq端是否有数据传入ddr3呢？modelsim仿真，还有利用chipscop观察控制器用户 ...
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