无毛刺的时钟切换电路
2025-9-28 19:43
- EDA 技术
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通过反馈机制确保切换时先切断当前时钟，再启用新时钟
必须在两个时钟源均为低电平时完成切换，避免高电平切换导致的毛刺
需特别关注选择信号到DFF的路径、DFF间反馈路径的建立/保持时间
时钟门控需与无毛刺切换结合，避免动态功耗异常
需在SDC文件中明确时钟切换路径的时序要求
需验证切换瞬间的毛刺、时钟完整性及亚稳态情况
学完基础的verilog语言后如何进一步学习fpga
2025-9-28 19:41
- EDA 技术
- 18
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尝试构建简单CPU或SoC系统，理解模块间数据交互与时钟域管理
从跑马灯、按键消抖等小项目过渡到DDS信号发生器、交通灯控制器等中型项目 ...
掌握TCL脚本自动化流程，使用Git进行版本控制，推荐Sublime Text+Verilog代码片段提高编码效率
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熟练使用Quartus/Vivado完成综合、实现、时序分析全流程，重点学习时序约束文件（.sdc）编写 ...
通过RTL视图分析综合后的电路结构，理解组合逻辑与时序逻辑的硬件实现差异 ...
跨时钟异步处理（从快到慢）的Verilog代码
2025-9-28 19:40
- EDA 技术
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- 237
需确保慢时钟采样时满足触发器的时序要求
在异步FIFO等场景中，使用格雷码转换地址指针可避免多位同时变化导致的亚稳态 ...
对跨时钟域信号至少使用两级触发器同步，降低亚稳态风险
快时钟域检测到有效信号后保持高电平，慢时钟域确认采样后反馈释放信号
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当快时钟域信号脉冲宽度小于慢时钟周期时，直接采样可能导致信号丢失或亚稳态。 ...
Verilog的边沿检测
2025-9-28 19:39
- EDA 技术
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- 240
需验证信号在时钟沿附近跳变时的行为，尤其是建立/保持时间违例场景
针对按键等易抖动的信号，需结合消抖电路（如延时滤波）后再进行边沿检测 ...
若输入信号频率可能高于系统时钟，需采用异步边沿检测
基准时钟频率需至少为被检测信号最高频率的2倍，否则可能漏检快速变化的边沿 ...
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