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Devere Hu E-mail: deverehu@comtech.com.cn Tel: 027-87568667 Mobile ：13545000634 Comtech (Wuhan), Xilinx FAEFPGA开发全攻略——1
2011-10-16 21:44
- FPGA论坛
- 9
- 3143
hh
Xilinx DCM原理及其设计
2013-9-28 19:17
- FPGA论坛
- 45
- 10150
呵呵，顶起哦
[设计心得]Spartan-6 LVPECL电平
2011-10-12 21:47
- FPGA论坛
- 3
- 3061
注意事项： P37页，
接入的方法： UG381， P34页，
DCM布局位置的设定（zz）
2011-10-16 00:29
- FPGA论坛
- 4
- 2484
学习，学习
较全的FPGA学习资料(zz)
2012-3-22 21:37
- FPGA论坛
- 19
- 4469
hh
Partial Reconfiguration （中英，zz）
2011-10-16 10:14
- FPGA论坛
- 4
- 2725
恩，好贴。正想整理一下reconfigurable
[设计心得]xapp1052
2011-10-16 22:52
- FPGA论坛
- 8
- 7052
呵呵，纠结很长时间的问题，奉献大家了
2. 编译完成之后，发现SP605在PC机上找不到PCIe设备
解决办法：打开约束文件，对应是SP605的原理图，改一些 ...
其实，文档有一点小问题，如果大家碰到了，可以参看一下：
1. 编译出错，找不到文件
解决办法： 打开xili ...
[设计心得]UG380
2011-11-4 07:15
- FPGA论坛
- 13
- 3489
答：这个问题还是真的很细。
在P50： "1. CCLK is output in BPI modes. The parallel NOR flash does not ...
问： 用NOR flash配置时，CCLK 怎么接？
ug380, p48 写到:"The CCLK net requires Thevenin parallel termi ...
[设计心得]时钟管脚
2011-10-19 08:55
- FPGA论坛
- 9
- 2866
好几次被问到这个问题了，干脆就把它整理贴出来吧
AD 进来的时钟最好是接到全局时钟管脚，如果不接上去的话，那么就会报这个错误。在时钟不是很高的时候，可 ...
[设计心得]bit文件可以工作，mcs不行的问题
2011-10-22 20:08
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- 17
- 6487
解决办法：
这是一个典型的在系统的时钟问题。在系统已经加载成功了，但是时钟还没稳定。所以，导致系统 ...
[设计心得]VREF接法
2011-10-16 09:27
- FPGA论坛
- 3
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呵呵，看UG381 for spartan6把
VREF的接法：如果您使用的电平是IO 3.3V的话，可以不接；如果有其他电平的话,这个电压就就是该电平的参考信 ...
[设计心得]xilinx FPGA 可重构技术在视频跟踪的研究
2011-10-16 22:48
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- 6
- 2533
有童靴有这方面资源，给我发两篇研究下。我想知道，xilinx独步天下的技术的应用范围 ...
[中文技术资料]spartan6
2011-10-16 22:48
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- 9
- 2827
这些都是overview，相信对我们芯片选型的时候，就不会因为某些单词的理解而纠结了，呵呵 ...
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