打印

[设计心得]时钟管脚

[复制链接]
2233|9
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
hjjnet|  楼主 | 2011-10-16 00:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
经常会有人报这样的错:MAP 不能通过, Place:645 error,
ERROR:Place:645 - A clock IOB clock component is not placed at an optimal clock

IOB site. The clock IOB component <AD9230_1_DCO_P> is placed at site


<IOB_X0Y19>. The clock IO site can use the fast path between the IO and the


Clock buffer/GCLK if the IOB is placed in the master Clock IOB Site. If this


sub optimal condition is acceptable for this design, you may use the


CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this message to a


WARNING and allow your design to continue. However, the use of this override


is highly discouraged as it may lead to very poor timing results. It is


recommended that this error condition be corrected in the design. A list of


all the COMP.PINs used in this clock placement rule is listed below. These


examples can be used directly in the .ucf file to override this clock rule.


< NET "AD9230_1_DCO_P" CLOCK_DEDICATED_ROUTE = FALSE; >

相关帖子

沙发
hjjnet|  楼主 | 2011-10-16 00:59 | 只看该作者
AD 进来的时钟最好是接到全局时钟管脚,如果不接上去的话,那么就会报这个错误。在时钟不是很高的时候,可以通过些UCF把问题避免过去。但是,时钟高了可能就会出问题。
假如在PCB不能改变的情况下,可以把时钟接到PLL上,调节时钟和数据之间的相位,以达到数据稳定采样的要求。

使用特权

评论回复
板凳
hjjnet|  楼主 | 2011-10-16 01:00 | 只看该作者
好几次被问到这个问题了,干脆就把它整理贴出来吧

使用特权

评论回复
地板
GoldSunMonkey| | 2011-10-16 09:33 | 只看该作者
是直接接么??

使用特权

评论回复
5
AutoESL| | 2011-10-16 10:04 | 只看该作者
貌似遇到过

使用特权

评论回复
6
yzm520xilinx| | 2011-10-17 15:59 | 只看该作者
楼主,按照源同步的设计,貌似建议将AD的随路时钟接到CC CLk,而不是GC CLK。
关于这两种时钟连接方式,一直有点困惑,因为两种方式客户都有使用过,都还是可以调的出来。
楼主能不能再深入一点讲解?谢谢!

使用特权

评论回复
7
HAORANAN123| | 2011-10-17 22:16 | 只看该作者
如果用9.1版本就不会报错了!

使用特权

评论回复
8
GoldSunMonkey| | 2011-10-17 23:36 | 只看该作者
困惑很多啊

使用特权

评论回复
9
davines| | 2011-10-18 17:15 | 只看该作者
版主都觉得困惑,怪不得我看不懂了。

使用特权

评论回复
10
jakfens| | 2011-10-19 08:55 | 只看该作者
。。。。。。唉

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

个人签名:Devere Hu E-mail: deverehu@comtech.com.cn Tel: 027-87568667 Mobile  :13545000634 Comtech (Wuhan), Xilinx FAE

170

主题

734

帖子

2

粉丝