Xilinx Virtex-7 FPGA VC707评估方案
2012-7-23 20:30
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V7除了两个封装支持3.3V以外，其余全部只能支持1.8V。
不知道这相比V6只支持2.5V有多大改进？？？？ ...
如何产生差分时钟输出？
2014-9-1 11:36
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Spartan6只能使用ODDR2来产生差分输出。
赛灵思ISE12.2推出 重点加强可重配置FPGA技术
2012-6-8 17:19
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**不错，不过工具有点OUT了。
程序跑飞？
2012-9-9 16:28
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怎么感觉你貌似没有加时钟约束呢？
从时序报告看来，你的那些时序结果都是和chipscope相关的，那些名称貌似 ...
[设计心得]时钟管脚
2011-10-19 08:55
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楼主，按照源同步的设计，貌似建议将AD的随路时钟接到CC CLk，而不是GC CLK。
关于这两种时钟连接方式，一 ...
(转自水木)同步异步复位走全局时钟网有没有好处？
2011-10-17 21:53
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扇出可以较大，skew也可以较少
大家讨论下 用system generator 还是AccelDsp
2011-11-24 13:59
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同意，不然后续连技术支持都找不到。
基于SD卡的FPGA配置
2012-7-23 20:29
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现在只需要一片Zynq就搞定了。
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