[设计心得]UG380

发表于 2011-10-16 00:50

1. UG380是spratan6的配置文档，各种配置方式都有介绍。
2. 这里说一些CCLK的连接方法

GoldSunMonkey · 发表于 2011-10-16 00:54

问：用NOR flash配置时，CCLK 怎么接？
ug380, p48 写到:"The CCLK net requires Thevenin parallel termination. For more details, see Board Layout for Configuration Clock (CCLK), page 52."

p52:"In master configuration modes, when unused in the design, the CCLK pin is not
driven. It is recommended to drive this pin to a logic level to prevent the pin from
floating."

这样说，CCLK应该上拉，但是p49写到：
“9. The CCLK outputs are not used to connect to flash but are used to sample flash read
data during configuration. All timings are referenced to CCLK. The CCLK pin must
not be driven or tied High or Low.”
表示要悬空，到底怎样？

发表于 2011-10-16 00:57

本帖最后由 GoldSunMonkey 于 2011-10-16 09:37 编辑

答：这个问题还是真的很细。
在P50： "1. CCLK is output in BPI modes. The parallel NOR flash does not require CCLK, but the Spartan-6 FPGA uses the rising edge of CCLK to sample D[n:0] pins."
就是说nor flash配置是不需要CCLK的，应该悬空

发表于 2011-10-16 09:37

答：这个问题还是真的很细。
在P50： "1. CCLK is output in BPI modes. The parallel NOR flash does not require CCLK, but the Spartan-6 FPGA uses the rising edge of CCLK to sample D[n:0] pins."
就是说nor ...
hjjnet 发表于 2011-10-16 00:57

不是说需要么？？

发表于 2011-10-16 22:54

是的，我们的文档有些地方有矛盾之处，不过，这个问题，我直接悬空了，没有问题。

发表于 2011-10-16 23:08

是的，我们的文档有些地方有矛盾之处，不过，这个问题，我直接悬空了，没有问题。
hjjnet 发表于 2011-10-16 22:54

哎

发表于 2011-10-18 17:48

:shutup:

发表于 2011-10-18 17:52

？？什么意思？

发表于 2011-11-3 12:29

大家没看到，这个信号一会儿是对FLASH说的，一会儿是对FPGA说的么？

发表于 2011-11-3 13:32

貌似还真是

发表于 2011-11-3 13:32

自己看看

发表于 2011-11-4 07:15

过来看看

发表于 2011-11-4 07:15

先感谢下楼主分享精神

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