Verilog怎样编写测试程序？
2007-7-27 13:46
- EDA 技术
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可能要把测试程序写在源程序中吧,我在CADENCE中使用verilog时就是这样的,不知道是软件问题还是语言问题,因 ...
求救，verilog初学者问题，急急急
2007-10-16 09:28
- EDA 技术
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同意楼上的观点，当a,b,c,d,sel任意一个信号发生变化后，always语句都应该重新赋值才对 ...
TTL与COMS的区别
2013-2-1 16:39
- EDA 技术
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集成度明显不一样啊,CMOS的集成度可以做的很高,百万门级千万门级的，而TTL多的也不过几百门 ...
自动售饮料机
2007-7-21 22:53
- EDA 技术
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可能在状态转换的时候需要添加一个语句吧例如：……if(esc==1) state=s0; &nb ...
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