求助,quartus II 编译之critical warning
2014-2-18 22:20
- FPGA论坛
- 2
- 1387
是时序出现了问题,你看下你的时序约束里对时钟是约束到几M的,时钟一般是用PLL,DCM等输出的 ...
关于Quartus II 13.0输入括号()的问题
2014-2-19 20:21
- FPGA论坛
- 6
- 2467
建议不要直接在ISE或quartus里进行编码,可以用UltraEdit或notepad,或VIM等文本工具编完码后,再导进去, ...
wire 定义问题
2014-2-9 22:52
- FPGA论坛
- 2
- 1134
是的,在veriog中1bit的wire可以不用定义;wire相当于VHDL的variable,reg相当于VHDL中的signal ...
2
3
近期访客