xilinx rapidIO IP example_design工程translate总是出错
2013-10-8 23:08
- FPGA论坛
- 11
- 3493
怎么解决啊？
RapidIO设计实例
2015-9-17 10:20
- FPGA论坛
- 18
- 5066
我的也没有波形，怎么回事，但有几个信号信号的右边会出现上下箭头的标志。 ...
各位大神请帮忙，srio v5.6 自带实例编译不过？
2014-1-20 18:36
- FPGA论坛
- 10
- 7503
ERROR:Place:1073 - Placer was unable to create RPM[BUFDS_RPMs] for the component
phy_1x_ser_clk/u ...
怎么用xco重新生成核？
猴哥，能否给一个没有问题的工程我，ldcxsp@163.com
什么pn是指引脚吗？刚看到文档，要修改ucf文件,是不是只要修改ucf文件即可，需不需要从新生成chipscope i ...
还有一个问题，怎么在自己的工程中使用srio v5.6， 直接new source-> IP 选srio v5.6吗？ 大神帮忙啊？ ...
Xilinx RapidIO ip核端口不能初始化
2019-10-10 11:22
- FPGA论坛
- 17
- 6707
我试了好几次都不行，能否发一个你的？
srio_v5_6_top.v 是指这个吗
1 新建工程
2 通过newsource添加srio v5.6
3 把example_design所有文件考到工程通过addsource添加，每个文 ...
请问一下，您是怎么把RapidIO Ip核放入新工程的？
是把example_design放到新工程，然后添加srio 5.6吗？ ...
srio v5.6 chipscope 没有波形？
2015-9-15 09:23
- FPGA论坛
- 23
- 3580
忘了触发了
对
有没有人知道啊？
MCB连续读，怎么保证读FIFO不溢出？
2013-6-20 20:44
- FPGA论坛
- 4
- 2033
现在碰到一个问题，我使用两个64位的端口，一个用来写，一个用来读。当我写burst 到一个地址，写完然后再 ...
2
3
近期访客